System verilog简介

System verilog简介

• 1.
  ＳｙｓｔｅｍＶｅｒｉ ｌｏｇ简介★ 北京航空航天大学夏宇闻 摘要：美国电气和电子工程师协会（ＩＥＥＥ）最近（２００５年１１月９日）批准了ＳｙｓｔｅｍＶｅｒｉｌｏｇ硬件描 述语言的新标准。 新标准是为了适应日益复杂的系统芯片（ＳｏＣ）设计在原Ｖｅｒｉ ｌｏｇ－２００１的基础 上扩展的。按新标准开发的ＥＤＡ工具必将大幅度地提高ＳｏＣ的设计和验证效率。本文对新标准的扩 展做了简要的介绍，希望引起国内ＩＣ设计界对这种功能强大语言的重视。 这些扩展使得ＳｙｓｔｅｍＶｅｒｉｌｏｇ可以在更高的抽象层 刖吾 次上，更方便地为复杂ＩＰ之间的连接、测试验证和 查错建立模型，显著地提高了代码的可读性、可维护 性、设计和验证效率，极大地提高了编写测试平台的 ＳｙｓｔｅｍＶｅｒｉｌｏｇ是ＩＥＥＥ最近推出的硬件描述和 能力。 验证语言，它是在原Ｖｅｒｉｌｏｇ（ＩＥＥＥ １３６４—１９９５和 一２００１）基础上扩展的新语言。这种新语言将设计 ＳｙｓｔｅｍＶｅｒｉｌｏｇ由ＯＶＩ（Ｏｐｅｎ Ｖｅｒｉｌｏｇ Ｉｎｔｅｒｎａｔｉｏｎ— 和验证所需的语言组合成同一种语言。而且Ｓｙｓ— ａ１）和ＶＩ（ＶＨＤＬ Ｉｎｔｅｍａｔｉｏａｎｌ）两个国际标准化组织 合作成立的Ａｃｃｅｌｌｅｒａ集团推出，主要用于数字系统 ｔｅｍＶｅｒｉｌｏｇ还是Ｖｅｒｉｌｏｇ一２００１的超集。因此，目前的 Ｖｅｒｉｌｏｇ用户使用ＳｙｓｔｅｍＶｅｒｉｌｏｇ不存在任何问题。 芯片的设计和验证流程。由于ＳｙｓｔｅｍＶｅｒｉｌｏｇ具有与 ＳｙｓｔｅｍＶｅｒｉｌｏｇ一问世就拥有大量承诺支持它的供应 高级编程语言（如ｃ语言）直接连接调试的强大功 商，这一切都预示着ＳｙｓｔｅｍＶｅｒｉｌｏｇ会有良好的市场 能，为系统级软硬件协同设计验证提供了极大的方 前景。 便，因此对包括软硬件在内的现代复杂ＳｏＣ设计有 ＳｙｓｔｅｍＶｅｒｉｌｏｇ与Ｖｅｒｉｌｏｇ有许多重要的区别。第 非常深远的意义。 一，ＳｙｓｔｅｍＶｅｒｉｌｏｇ提供了完整的仿真模型，它将每个 读者若想全面深入地理解和掌握语法的要点， 时隙细分成１ １个有序的段，并规定了每个段内必须 不但需要认真阅读ＳｙｓｔｅｍＶｅｒｉｌｏｇ ＬＲＭ（语法手册）， 发生的事件。这样就可以避免当仿真包含反应性测 还需要上机练习才行。为了帮助读者用最少的时间 试平台、覆盖率分析工具和相互作用的第三方ｃ模 初步了解ＳｙｓｔｅｍＶｅｒｉｌｏｇ标准所做的扩展，作者将从 型在内的各种模型时，有可能发生的某些不确定 下面３０个方面，对最近批准的ＳｙｓｔｅｍＶｅｒｉｌｏｇ标准 作简要的介绍。 性。第二，ＳｙｓｔｅｍＶｅｒｉｌｏｇ具有类似Ｃ＋＋语言的一些 高级数据类型和功能，如：结构体、联合体、打包和非 打包的数组，动态存储器分配和动态进程等，更适合 １）数组 测试平台的开发和系统级建模。第三，仿真和静态验 在Ｖｅｒｉｌｏｇ中可以声明数组类型，ｒｅｇ和线网类 证工具可以使用相同的声明集合。第四，Ｓｙｓ— 型还可以具有矢量位宽。在对象名前面声明的位宽 ｔｅｍＶｅｒｉｌｏｇ的新扩充还包括了接口块、断言函数等。 表示变量的位宽，在对象名后面声明的维数表示数 ・编者注：ＩＥＥＥ刚刚于２００５年１１月９日批准Ｓｙｓｔｅｍ Ｖｅｒｉｌｏｇ硬件描述语言的新标准之际，夏宇闻老师为我刊编写了本文。具体介绍了这一 标准语言，相信一定能受到广大设计人员，尤其是ＳＯＣ设计人员的欢迎。 』ｎ，曲笛Ｒ１苴日、＿园蜀曩聂园 万 　 方数据 。。一，．……．：…．…
• 2.
  组的个数。举例如下： 用。例如： ｒｅｇ［７：０］ｒｌ【１：２５６］；／／声明ｒ１为２５６个８位的变量 ｔｙｐｅｄｅｆ ｅｎｕｍ｛ＦＡＬＳＥ＝Ｉ’ｂ０，ＴＲＵＥ）ｂｏｏｌｅａｎ； 在ＳｙｓｔｅｍＶｅｒｉｌｏｇ中设计者可使用不同的术语 ｂｏｏｌｅａｎ ｒｅａｄｙ； 表示数组：使用“打包数组（ｐａｃｋｅｄ ａｒｒａｙ）”这一术 ｂｏｏｌｅａｎ ｔｅｓｔ＿ｃｏｍｐｌｅｔｅ； 语表示在对象名前面声明的数组的维数；使用“非 打包数组（ｕｎｐａｃｋｅｄ ａｒｒａｙ）”这一术语表示在对象 ３）结构体和联合体 名后面声明的数组的维数。打包数组可以由下面的 Ｖｅｒｉｌｏｇ语法中没有结构体或联合体，而结构体或联 数据类型组成：ｂｉｔ、ｌｏｇｉｃ、ｒｅｇ、ｗｉｒｅ以及其它的线网类 合体在把几个声明组合在一起的时候非常有用。 型。无论是打包数组还是非打包数组都可以声明成 ＳｙｓｔｅｍＶｅｒｉｌｏｇ增加了结构体和联合体，其语法类似 多维的。举例如下： 于Ｃ。 ｂｉｔ［７：０］ａ；／／打包数组ａ为ｂｉｔ类型（双值）只有一个 包（包由字节，即８位，组成） ｓｔｒｕｃｔ｛ ｂｉｔ ｂ［７：０］；／／非打包数组ｂ为ｂｉｔ类型（双值）（一位）， ｒｅｇ［１５：０］ｏｐｃｏｄｅ； 共有８位从ｂ［０ｌ至０ ｂ［７１ ｒｅｇ［２３：０］ａｄｄｒ； ｂｉｔ［０：１ １］［７：０］ｃ；／／打包数组ｃ（每包１２个字节）， ｝ＩＲ； 只有一个包 ／／声明ＩＲ是一个结构体，由两部分组成：１６位的操 ｂｉｔ［３：０］［７：０］ｄ［１：１０］；／／ｄ的每个包由４个字节（８ 作码ｏｐｃｏｄｅ和２４位的地址ａｄｄｒ 位）组成，ｄ共有１０个非打包的包 上例中非打包数组大小的定义（［１：１０］）放在打 ｕｎｉｏｎ Ｉ 包数组（ｄ）定义之后，这就允许将整个打包数组（４ ｉｎｔＩ； 个字节）作为单一的元素进行引用。在上面的例子 ｓｈｏｒｔｒｅａｌ ｆ； 中，ｄ【１】引用非打包数组的第一个元素，该元素由４ １ Ｎ； 个字节组成。 结构体或联合体中的域可以通过在变量名和域 名字之间插入句点（）来引用： ２）枚举类型 ＩＲ．ｏｐｃｏｄｅ＝１；／／设置ＩＲ变量中的ｏｐｃｏｄｅ域 Ｖｅｒｉｌｏｇ语法中没有枚举类型。标识符必须显式 Ｎ．ｆ＝０．０； ，／将Ｎ变量中的ｆ域设置成浮点数的值 ０．０ 地声明为线网、变量或参数，并赋值。ＳｙｓｔｅｍＶｅｒｉｌｏｇ 允许使用类似于ｃ的语法定义枚举类型。枚举类型 设计者可以使用ｔｙｐｅｄｅｆ为结构体或联合体的定义 具有一组被命名的初始值。缺省情况下，初始值从０ 指定名字，举例如下。 开始递增，但是设计者也可以显式地指定初始值。 枚举类型的例子如下： ｔｙｐｅｄｅｆ ｓｔｒｕｃｔ｛ ｅｎｕｍ｛ｒｅｄ，ｙｅｌｌｏｗ，ｇｒｅｅｎ）ＲＧＢ；／／ｒｅｄ＝２’ｂ０，ｙｅｌｌｏｗ ｒｅｇ［７：０］ｏｐｃｏｄｅ； ＝２’ｂ０１．ｇｒｅｅｎ＝２’ｂ１０； ｒｅｇ［２３：０］ａｄｄｒ； ｅｎｕｍ（ＷＡＩＴ＝２’ｂ０１，ＬＯＡＤ，ＤＯＮＥ）ｓｔａｔｅｓ；／／ＬＯＡＤ ｌ ｉｎｓｔｒｕｃｔｉｏｎ； ／／命名的结构体，ｉｎｓｔｒｕｃｔｉｏｎ是一个由 ＝２’ｂｌＯ，ＤＯＮＥ＝２’ｂｌ １； 两部分 设计者还可以使用ｔｙｐｅｄｅｆ为枚举类型指定一 ／／（１６位的操作码ｏｐｃｏｄｅ和２４位的地址 个名字，从而允许这个枚举类型可以在许多地方使 ａｄｄｒ）组成的指令 万 　 方数据
• 3.
  ｉｎｓｔｒｕｃｔｉｏｎ ＩＲ； ／／结构体实例，定义ＩＲ具有指令 ｍｏｄｕｌｅ ＲＡＭ（ｃｈｉｐ—ｂｕｓ ｉｏ，／／ＲＡＭ模块的端口中包 （ｉｎｓｔｒｕｃｔｉｏｎ）同样的结构 含已定义的接口ｃｈｉｐ—ｂｕｓ，具体接口名为ｉｏ 结构体可以使用值的级联来完整地赋值，例如： ｉｎｐｕｔ ｃｌｋ）； ｉｎｓｔｒｕｃｔｉｏｎ＝ｆ５，２００｝；／／表示操作码为５，地址为２００ ／／可以使用ｉｏ．ｒｅａｄ—ｒｅｑｕｅｓｔ引用接口中的一 结构体可以作为整体传递到函数或任务，也可 个信号 以从函数或任务传递过来，也可以作为模块端口进 ＰｎｄｍｏｄｌＪｌｅ 行传递。 ｍｏｄｕｌｅ ＣＰＵ（ｃｈｉｐ＿ｂｕｓ ｉｏ，ｉｎｐｕｔ ｃｌｋ）； ４）接口（Ｉｎｔｅｒｆａｃｅ） ／／ＣＰＵ模块的端口中也使用了已定义的接口 Ｖｅｒｉｌｏｇ模块之问的连接是通过模块端口进行 ｃｈｉｐ＿ｂｕｓ，具体名为ｉｏ 的。为了给构成设计的各个模块定义端口，设计者 必须对所做的硬件设计有详细的认识。但在设计 的初期，设计者很难把握设计的细节。而一旦模块 的端口定义完成后，端口的配置就很难改变。另外， 设计中的许多模块往往具有相同的端口名，在Ｖｅｒ— ｍｏｄｕｌｅ ｔｏｐ； ｉｌｏｇ语言中，设计者必须对每个模块进行相同的定 ｒｅｇ ｃｌｋ＝０： 义和连接，这增加许多无谓的工作量。 ｃｈｉｐ＿ｂｕｓ ａ； ／／接口的实例引用，说明ａ是与 ＳｙｓｔｅｍＶｅｒｉｌｏｇ提供了一个全新的、高层抽象的 ｃｈｉｐ＿ｂｕｓ同样的接口 连接定义块，这个连接块被称为接口（Ｉｎｔｅｒｆａｃｅ）。接 ＲＡＭ ｍｅｎ（．ｉｏ（ａ），ｃｌｋ）；／／将接口ａ连接到ｍｅｍ实例 口块在关键字ｉｎｔｅｒｆａｃｅ和ｅｎｄｉｎｔｅｒｆａｃｅ之间定义，它 模块的ｉｏ接口 独立于模块。接口在模块中就像独立端口一样使用。 ＣＰＵ ｃｐｕ（．ｉｏ（ａ），ｅｌｋ）；／／将接Ｅｌ ａ连接到ｃｐｕ实例模 在最简单的形式下，接口可以认为是一组线网。例 块的ｉｏ接口 ｅｎｄｍｏｄｕｌｅ 如，可以将ＰＣＩ总线的所有信号绑定在一起组成一 个接口。借助于接口块的定义，编写代码时若遇到 实际上，ＳｙｓｔｅｍＶｅｒｉｌｏｇ的接口不仅仅可以表示 许多个实例互相连接的情况，可以不必逐一建立各 信号的绑定和互连。由于ＳｙｓｔｅｍＶｅｒｉｌｏｇ的接１：３中可 模块对应端口间的连接，大大加快了设计工作。随 以包含参数、常量、变量、结构、函数、任务、ｉｎｉｔｉａｌ块、 着设计的深入，设计细节逐渐变得清晰，许多模块的 ａｌｗａｙｓ块以及连续赋值语句，所以ＳｙｓｔｅｍＶｅｒｉｌｏｇ的 接口需要添加和修改。而对接口块所做的修改，可 接口还可以包含内建的协议检查，以及使用该接口 在使用该接口块的每个模块中反映出来，而无需逐 的每个模块共用的功能。 个修改每个模块的接口，大大节省了相关模块接口 修改的工作量。下面是接口的使用实例： ５）随机激励信号的产生 在设计中，总是有一些边角情况是比较不容易 ｉｎｔｅｒｆａｃｅ ｃｈｉｐ—ｂｕｓ； ／／定义接口ｃｈｉｐ＿ｂｕｓ 发生，或是不容易想到的，因此借助随机产生的测试 ｗｉｒｅ ｒｅａｄ＿ｒｅｑｕｅｓｔ，ｒｅａｄ＿ｇｒａｎｔ； 激励，可以帮助验证边角情况。Ｖｅｒｉｌｏｇ已经具有 ｗｉｒｅ［７：０］ａｄｄｒｅｓｓ，ｄａｔａ； ￥ｒａｎｄｏｍ来产生随机数，但设计者并无有效办法控 ｅｎｄｉｎｔｅｒｆａｃｅ 制该随机数的范围与顺序。在ＳｙｓｔｅｍＶｅｒｉｌｏｇ ３．１里， 增加了ｒａｎｄ与ｒａｎｄｃ两个对象类，用于设定随机数 万 　 方数据 ‘、‘‘＾ Ｊ＾．－－＾．－＾：……一
• 4.
  ｌ…Ｈ巾国集成电路 珏“ ■—＿ Ｃｈｉｎａ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ”７。。 产生的条件。下例中设计者声明一个名为Ｂｕｓ的类， ＳｙｓｔｅｍＶｅｒｉｌｏｇ为了能更方便地控制时间单位， 并规定地址总线的最低的两位必须为０。而在使用 做了两个重要的改进。１）时间值可以显式地指定为 时，利用ｒａｎｄ类里的ｒａｎｄｏｍｉｚｅ子类，产生５０个随 某一个单位。时间单位可以在ｓ、ｍｓ、ｎｓ、ｐｓ或ｆｓ之间 机数据与地址，大大简化了Ｖｅｒｉｌｏｇ原来产生随机数 选择，时间单位作为时间值的后缀出现。例如： 的手段。 ｆｏｒｅｖｅｒ＃５ｎｓ ｃｌｏｃｋ＝－ｃｌｏｃｋ； ２）ＳｙｓｔｅｍＶｅｒｉｌｏｇ允许使用新的关键字（ｔｉｍｅｕ— ｃｌａｓｓ Ｂｕｓ； ｎｉｔｓ和ｔｉｍｅｐｒｅｃｉｓｉｏｎ）来指定时间单位和精度。这些 ｒａｎｄ ｂｉｔ【１５：０】ａｄｄｒ； 声明可以在任何模块中指定，同时也可以在全局空 ｒａｎｄ ｂｉｔ【３１：０】ｄａｔａ； 间中指定。时间单位和精度必须是１０的幂，范围可 ｃｏｎｓｔｒａｉｎｔ ｗｏｒｄ ａｌｉｇｎ｛ａｄｄｒ［１：０］＿＝‘２ｂ０；） 以从ｓ到ｆｓ。例如： ｅｎｄｃｌａｓｓ ｔｉｍｅｕｎｉｔｓ ｌｎｓ； ｔｉｍｅｐｒｅｃｉｓｉｏｎ １ ０ｐｓ； Ｂｕｓ ｂｕｓ＝ｎｅｗ； ７）抽象数据类型 ｒｅｐｅａｔ（５０）ｂｅｇｉｎ Ｖｅｒｉｌｏｇ提供了面向底层硬件的线网、寄存器和 ｉｆ（ｂｕｓ．ｒａｎｄｏｍｉｚｅ０＝＝１） 变量数据类型。这些类型代表了４态逻辑值，通常用 ￥ｄｉｓｐｌａｙ（”ａｄｄｒ＝％１６ｈ ｄａｔａ＝％ｈｈａ”，ｂｕｓ．ａｄｄｒ， 来在底层上对硬件进行建模和验证。线网数据类型 ｂｕｓ．ｄａｔａ）； 还具有多个强度级别，并且能够为多驱动源的线网 ｅｌｓｅ 提供解析功能。 ￥ｄｉｓｐｌａｙ（”Ｒａｎｄｏｍｉｚａｔｉｏｎ ｆａｉｌｅｄ．Ｕ”）； ＳｙｓｔｅｍＶｅｒｉｌｏｇ包括了Ｃ语言的ｃｈａｒ和ｉｎｔ数据 ｅｎｄ 类型，它允许在Ｖｅｒｉｌｏｇ模型和验证程序中直接使用 ｃ和ｃ＋＋代码。Ｖｅｒｉｌｏｇ ＰＬＩ不再需要整合总线功能 ６）时间单位和精度 模型、算法模型和ｃ函数。ＳｙｓｔｅｍＶｅｒｉｌｏｇ还为Ｖｅｒ— 在Ｖｅｒｉｌｏｇ中，表示时间的值使用一个数来表 ｉｌｏｇ加入了几个新的数据类型，以便能够在更抽象 示，而不带有任何时间单位。 的层次上为硬件电路建模。 例如：ｆｏｒｅｖｅｒ＃５ ｃｌｏｃｋ＝～ｃｌｏｃｋ； ｃｈａｒ：两态的有符号变量，它与ｃ语言中的ｃｈａｒ 单从这一语句中，设计者无法判断５代表的是 数据类型相同，可以是一个８位整数（ＡＳＣＩＩ）或 ５ｎｓ？５ｐｓ？还是５ｕｓ。Ｖｅｒｉｌｏｇ的时间单位和精度是作 ｓｈｏｒｔ ｉｎｔ（Ｕｎｉｃｏｄｅ）； 为每个模块的属性，在模块代码前用编译器指令 ｉｎｔ：两态的有符号变量，它与Ｃ语言中的ｉｎｔ数 、ｔｉｍｅｓｃａｌｅ来设置。使用这种方法存在固有的缺陷， 据类型相似，但被精确地定义成３２位； 因为编译器指令的执行依赖于源代码的编译顺序， ｓｈｏｒｔｉｎｔ：两态的有符号变量，被精确地定义成 编译器总是将它遇到的最后一个、ｔｉｍｅｓｃａｌｅ设置的 １６位； 时间单位和精度作为标准。那么，若有些模块代码 ｌｏｎｇｉｎｔ：两态的有符号变量，它与ｃ语言中的 没有用、ｔｉｍｅｓｅａｌｅ设置时间单位和精度，当这种源代 ｌｏｎｇ数据类型相似，但被精确地定义成６４位； 码前缺少时间单位定义的模块与有、ｔｉｍｅｓｃａｌｅ设置 ｂｙｔｅ：两态的有符号变量，被精确地定义成８ 的模块一起仿真时，就有可能出现完全想象不到的 位； 结果。 ｂｉｔ：两态的可以具有任意位宽的无符号数据类 ●、¨＾．，＾…Ｉ…；……一 万 　 方数据
• 5.
  型，可以用来替代Ｖｅｒｉｌｏｇ的ｒｅｇ数据类型； ８）有符号和无符号限定符 ｌｏｇｉｃ：四态的可以具有任意位宽的无符号数据 缺省情况下，Ｖｅｒｉｌｏｇ的ｎｅｔ和ｒｅｇ数据类型是无 类型，可以用来替代Ｖｅｒｉｌｏｇ的线网或ｒｅｇ数据类 符号类型，ｉｎｔｅｇｅｒ类型是有符号类型变量。Ｖｅ卜 型，但具有某些限制； ｉｌｏｇ一２００１标准允许使用ｓｉｇｎｅｄ关键字将无符号类 ｓｈｏｒｔｒｅａｌ：两态的单精度浮点变量，与ｃ语言的 型显式地声明成有符号类型。ＳｙｓｔｅｍＶｅｒｉｌｏｇ添加了 ｆｌｏａｔ类型相同； 类似的能力，它可以通过ｕｎｓｉｇｎｅｄ关键字将有符号 ｖｏｉｄ：表示没有返回值，可以定义成函数的返回 数据类型显式地声明成有无符号数据类型。例如： 值，与Ｃ语言中的含义相同。 ＳｙｓｔｅｍＶｅｒｉｌｏｇ的ｂｉｔ和其他数据类型允许用户 使用两态逻辑为设计建模，两态逻辑模型的仿真速 度快，效率高。由于Ｖｅｒｉｌｏｇ语言没有两态数据类型， 值得注意的是ｕｎｓｉｇｎｅｄ在Ｖｅｒｉｌｏｇ中是保留字， 因此许多仿真器将这种功能作为仿真器的选项。有 但并没有被Ｖｅｒｉｌｏｇ标准使用。 些仿真器不支持两态逻辑数据，所以有时在必须用 三态或四态逻辑建模的设计中强制使用两态逻辑， ９）用户定义的类型 仿真器还会出现问题。而ＳｙｓｔｅｍＶｅｒｉｌｏｇ的ｂｉｔ数据 Ｖｅｒｉｌｏｇ不允许用户定义新的数据类型。Ｓｙｓ— 类型能够极大提高仿真器的性能，同时在需要的时 ｔｅｍＶｅｒｉｌｏｇ通过使用ｔｙｐｅｄｅｆ提供了定义新的数据类 候仍然可以使用三态或四态逻辑。用改变数据类型 型方法，这与Ｃ语言类似。用户定义的类型可以与 的方法来代替仿真器的逻辑状态选项，使得设计模 其它数据类型一样地在声明中使用。例如： 型能适应多种仿真器。 ｔｙｐｅｄｅｆ ｕｎｓｉｇｎｅｄ ｉｎｔ ｕｉｎｔ； ＳｙｓｔｅｍＶｅｒｉｌｏｇ的ｌｏｇｉｃ数据类型比Ｖｅｒｉｌｏｇ的线 ｕｉｎｔ ａ．ｂ： 网和寄存器数据类型更加灵活，它使得在任何抽象 层次上为硬件建模变得更加容易。ｌｏｇｉｃ类型能够以 用户定义的数据类型可以在它的定义之前使 下面的任何一种方法赋值： 用，只要它首先在空的ｔｙｐｅｄｅｆ中说明，例如： 任意次的过程赋值语句赋值，能够替代Ｖｅｒｉｌｏｇ ｔｙｐｅｄｅｆ ｉｎｔ４８；／／空的ｔｙｐｅｄｅｆ，即虽然定义了ｉｎｔ４８， 的ｒｅｇ类型； 但究竟ｉｎｔ４８定义成什么？ 单一的连续赋值语句赋值，能够有限地替代 ∥还需要在其他地方进行完整的定义 Ｖｅｒｉｌｏｇ的ｗｉｒｅ类型； ｉｎｔ４８ ｃ；／／虽然ｉｎｔ４８具体如何定义并未确定，但可 连接到单一原语的输出，能够有限制地替代 以把ｅ定义为是ｉｎｔ４８类型的。 Ｖｅｒｉｌｏｇ的ｗｉｒｅ类型； 由于ｌｏｇｉｃ数据类型能够被用来替代Ｖｅｔ／ｌｏｇ的 １０）在命名块中声明变量 ｒｅｇ或ｗｉｒｅ（具有限制），这就使得设计者能在更高 Ｖｅｒｉｌｏｇ允许变量在命名的ｂｅｇｉｎ—ｅｎｄ或 的抽象层次上建模，并且随着设计的深入，能不断地 ｆｏｒｋ－ｊｏｉｎ语句组中声明。对于命名的语句组来说，在 添加设计细节而不必改变数据类型的声明。ｌｏｇｉｃ数 块内定义的变量是本地的，但它们可以用层次化命 据类型不能表示信号的强度，也不具有线逻辑的解 名方法引用它们。在ＳｙｓｔｅｍＶｅｒｉｌｏｇ中，变量既可以 析功能，因此ｌｏｇｉｃ数据类型比Ｖｅｒｉｌｏｇ的ｗｉｒｅ类型 在命名的块中也可以在未命名的块中声明，对在未 能更有效地仿真和综合。 命名的块中声明的变量，不能使用层次名来访问，所 有的变量类型，包括用户定义的类型、枚举类型、结 万 　 方数据
• 6.
  ｌ…Ｈ巾国集成电路 珏“ ■●＿ Ｃｈｉｎａ Ｉｎｔｅ ｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ”７。 构体和联合体都可以在ｂｅｇｉｎ—ｅｎｄ或ｆｏｒｋ－ｊｏｉｎ命名 在Ｖｅｒｉｌｏｇ中，用字母赋值时候有一些约定。而 的语句组中声明。 ＳｙｓｔｅｍＶｅｒｉｌｏｇ则为用字母赋值作了下面的改进： 变量的所有位可以方便地用字母（、０、、１、、ｚ或、Ｘ）赋 １ １）常量 值。填充一个任意位宽的矢量，而无需显式地指定矢 在Ｖｅｒｉｌｏｇ中有三种特殊类型的常量：ｐａｒａｍｅ— 量的位宽，例如： ｔｅｒ、ｓｐｅｃｐａｒａｍ和ｌｏｃａｌｐａｒａｍ。而在ＳｙｓｔｅｍＶｅｒｉｌｏｇ中， ｂｉｔ【６３：０】ｄａｔａ； 允许使用ｃｏｎｓｔ关键字声明常量。例如： ｄａｔａ＝、１；／／将ｄａｔａ的所有位（共６４位）都设置成ｌ ｃｏｎｓｔ ｃｈａｒ ｃｏｌｏｎ＝“：”： １５）字符串（ｓｔｒ ｉｎｇ） １２）可重定义的数据类型 ＳｙｓｔｅｍＶｅｒｉｌｏｇ添加了可变长度的字符串数据类 ＳｙｓｔｅｍＶｅｒｉｌｏｇ扩展了Ｖｅｒｉｌｏｇ的参数（ｐａｒａｍｅ— 型，使用者不需声明字符串数据的长度，编译工具会 ｔｅｒ）功能，使其可以包含数据类型。若模块定义了参 自动判断。而ＳｙｓｔｅｍＶｅｒｉｌｏｇ也提供了常用字符串处 数，用于表示数据类型，则在引用该模块的实例时， 理函数，例如ｐｕｔｃ０，ｇｅｔｃ０，ａｔｏｉ０，ｉｔｏａ０等，而口些字符 可通过参数传递重新定义每个实例中的数据类型。 串处理函数功能以前必须通过ＰＬＩ函数才能实现。 例如： ｍｏｄｕｌｅ ｆｏｏ： １６）强制类型转换 ＃（ｐａｒａｍｅｔｅｒ ｔｙｐｅ ＶＡＲ—ＴＹＰＥ＝ｓｈｏｒｔｉｎｔ；） Ｖｅｒｉｌｏｇ不能将一个值强制转换成不同的数据类 （ｉｎｐｕｔ ｌｏｇｉｃ［７：０］ｉ，ｏｕｔｐｕｔ ｌｏｇｉｃ［７：０】ｏ）； 型。ＳｙｓｔｅｍＶｅｒｉｌｏｇ通过使用＜数据类型＞’操作符 ＶＡＲ＿ＴＹＰＥ ｊ＝ｏ； ／／如果不重新定义，ｊ的数据类 提供了数据类型的强制转换功能。这种强制转换可 型为ｓｈｏｒｔｉｎｔ 以转换成任意类型，包括用户定义的类型。例如： ｉｎｔ’（２．０木３．０）／／将计算结果转换为ｉｎｔ类型 ｍｙｔｙｐｅ’（ｆｏｏ）／／将ｆｏｏ转换为ｍｙｔｙｐｅ类型 ｍｏｄｕｌｅ ｂａｒ； 在强制转换操作符前指定一个１０进制数可以 ｌｏｇｉｃ［３：０］ｉ，ｏ； 用来确定转换后的矢量位宽，例如： ｆｏｏ＃（．ＶＡＲ—ＴＹＰＥ（ｉｎｔ））ｕｌ（ｉ，ｏ）；／／重新将 １７’（Ｘ一２）／／将结果转换为１７位宽 ＶＡＲ—ＴＹＰＥ定义成ｉｎｔ类型 也可以将结果转换成有符号值，例如： ｅｎｄｍｏｄｕｌｅ ｓｉｇｎｅｄ’（ｘ）／／将ｘ转换为有符号值 １３）模块端口连接 １ ７）操作符 在Ｖｅｒｉｌｏｇ中，可以连接到模块端Ｅｌ的数据类型 Ｖｅｒｉｌｏｇ没有Ｃ语言的递增（＋＋）和递减（～） 被限制为线网类型以及变量类型中的ｒｅｇ、ｉｎｔｅｇｅｒ和 操作符。而ＳｙｓｔｅｍＶｅｒｉｌｏｇ加入了几个新的操作符： ｔｉｍｅ。而在ＳｙｓｔｅｍＶｅｒｉｌｏｇ中，则去除了这种限制，任 ＋＋和～：递增和递减操作符； 何数据类型都可以通过端口传递，包括实数、数组和 ＋＝、一＝、：ｇ＿－－、＿－－、％＝、＆＝、＾＝、Ｊ＝、＜＜＝、＞＞＝、＜＜＜＝ 结构体。 和＞＞＞＝赋值操作符； １４）用字母赋值 １８）具有唯一性和优先级的条件语句 万 　 方数据
• 7.
  在Ｖｅｒｉｌｏｇ中，如果没有遵循严格的编码风格，它的 来跳转到新的语句，包括：ｒｅｔｕｒｎ、ｂｒｅａｋ、ｃｏｎｔｉｎｕｅ和 ｉｆ－ｅｌｓｅ和ｃａｓｅ语句会在ＲＴＬ仿真和ＲＴＬ综合间具 ｇｏｔｏ。在Ｖｅｒｉｌｏｇ中除了通过使用ｄｉｓａｂｌｅ语句跳转到 有不一致的结果。如果没有正确使用ｆｕｌｌ—ｃａｓｅ和 语句组的尾部外，没有提供任何其它跳转语句。使用 ｐａｒａｌｌｅｌ＿ｃａｓｅ综合指令还会引起一些其它的错误。 ｄｉｓａｂｌｅ语句执行中止和继续功能要求加入块的名 ＳｙｓｔｅｍＶｅｒｉｌｏｇ能够显式地指明什么时候条件语 字，并且会产生不直观的代码。ＳｙｓｔｅｍＶｅｒｉｌｏｇ加入了 句的分支是唯一的，或者什么时候需要计算优先级。 ｃ语言的ｂｒｅａｋ和ｃｏｎｔｉｎｕｅ关键字，这两个关键字不 设计者可以在ｉｆ或ｃａｓｅ关键字之前使用ｕｎｉｑｕｅ或 要求使用块名字。另外，ＳｙｓｔｅｍＶｅｒｉｌｏｇ还加入了一个 ｒｅｑｕｉｒｅｓ关键字。这些关键字可以向仿真器、综合编 ｒｅｔｕｒｎ关键字，它可以用来在任何执行点上退出一 译器、以及其它工具指示设计者期望的硬件类型。 个任务或函数。 工具使用这些信息来检查ｉｆ或ｃａｓｅ语句是否正确 ｂｒｅａｋ：退出一个循环，与Ｃ语言相同； 地为期望的逻辑建立了模型。例如，如果使用ｕｎｉｑｕｅ ｃｏｎｔｉｎｕｅ：跳转到一个循环的尾部，与Ｃ语言相 限定了条件语句，那么在不希望的ｅａｓｅ值出现的时 同； 候仿真器就会发布警告信息。 ｒｅｔｕｍ表达式：退出一个函数； ｂｉｔ［２：０］ａ； ｒｅｔｕｒｎ：退出一个任务或ｖｏｉｄ类型的函数。 ｕｎｉｑｕｅ ｉｆ（（ａ＝＝Ｏ）ｌｌ（ａ＝＝１））ｙ＝ｉｎｌ； ＳｙｓｔｅｍＶｅｒｉｌｏｇ没有包含Ｃ语言中的ｇｏｔｏ语句。 ｅｌｓｅ ｉｆ（ａ＝＝２）Ｙ＝ｉｎ２； ｅｌｓｅ ｉｆ（ａ＝＝４）Ｙ＝ｉｎ３；／／值３、５、６、７会引起 ２０）块名字和语句标签 一个警告 在Ｖｅｒｉｌｏｇ中，设计者可以通过在ｂｅｇｉｎ或ｆｏｒｋ 关键字之后指定名字来为ｂｅｇｉｎ—ｅｎｄ或ｆｏｒｋ－ｊｉｏｎ语 ｐｒｉｏｒｉｔｙｉｆ（ａ［２：１］＿＝０）Ｙ＝ｉｎｌ；／／ａ是０或１ 句组命名。这个指定的名字代表整个语句块。Ｓｙｓ— ｅｌｓｅ ｉｆ（ａ【２］＿＝ｏ）Ｙ＝ｉｎ２；／／ａ是２或３ ｔｅｍＶｅｒｉｌｏｇ还允许在ｅｎｄ或ｉｉｏｎ关键字之后指定一 ｅｌｓｅ ｙ＝ｉｎ３；／／如果ａ为其他的值 个匹配的块名字。这种机制很容易将ｅｎｄ或ｊｉｏｎ与 对应的ｂｅｇｉｎ或ｆｏｒｋ联系起来，尤其是在一个长的 ｕｎｉｑｕｅ ｃａｓｅ（ａ） 块或嵌套的块中。块结尾处的名字是可选的，但如果 ０，１：Ｙ＝ｉｎｌ； 使用的话，它必须与块起始处的名字相同。例如： ２：Ｙ＝ｉｎ２； ４：Ｙ＝ｉｎ３； ｂｅｇｉｎ：ｆｏｏ／／在ｂｅｇｉｎ之后的块名字 ｅｎｄｃａｓｅ／／值３、５、６．７会引起一个警告 ｆｏｒｋ：ｂａｒ／／具有名字的嵌套的块 ｐｒｉｏｒｉｔｙ ｃａｓｅｚ（ａ） ２’ｂＯＯ？：ｙ＝ｉｎｌ；／／ａ是０或１ ｊｉｏｎ：ｂａｒ／／必须具有相同的名字 ２’ｂ０７７：Ｙ＝ｉｎ２；／／ａ是２或３ ｄｅｆａｕｌｔ：ｙ＝ｉｎ３；／／如果ａ为其他的值 ｅｎｄ：ｆｏｏ／／必须具有相同的名字 ｅｎｄｃａｓｅ ＳｙｓｔｅｍＶｅｒｉｌｏｇＪ丕允许像Ｃ语言一样为单个语句 １ ９）跳转语句 设置标签。语句标签放置在语句的前面，用来标识 在语句的执行过程中，ｃ语言提供了几种方式 这条语句。例如： 万 　 方数据
• 8.
  ｉｎｉｔｉａｌ ｂｅｇｉｎ ＳｙｓｔｅｍＶｅｒｉｌｏｇ加入了一个ｃｈａｎｇｅｄ关键字，在事件 ｔｅｓｔ １：ｒｅａｄ＿ｅｎａｂｌｅ＝Ｏ： 控制列表中它被用作一个修饰符。＠（ｃｈａｎｇｅｄ（表达 式））能够显式地定义只有当表达式的结果发生改变 ｔｅｓｔ２：ｆｏｒ（ｉ＝０；ｉ＜＝２５５；ｉ＋＋） 的时候才会触发事件控制。例如： ａｌｗａｙｓ＠（ｃｈａｎｇｅｄ（ａ水ｂ）） ｅｎｄ ａｌｗａｙｓ＠（ｃｈａｎｇｅｄ ｍｅｍｏｒｙ［ａｄｄｒｅｓｓ］） ●事件控制中的赋值 ２１）对事件控制的增强 Ｖｅｒｉｌｏｇ不允许在事件控制中使用赋值。Ｓｙｓ— Ｖｅｒｉｌｏｇ使用＠标记来控制基于特定事件的执 ｔｅｍＶｅｒｉｌｏｇ允许在事件控制中使用赋值表达式。事 行流，ＳｙｓｔｅｍＶｅｒｉｌｏｇ增强了＠事件控制。 件控制仅仅对赋值表达式右侧的变化敏感。例如： ●有条件的事件控制 ａｌｗａｙｓ＠（ｖ＝ａ球ｂ） ＠标记的一个基本应用就是推断具有使能输入的 锁存器。下面的例子演示了锁存器建模的基本风格。 ２２）新的ａｌｗａｙｓ过程块 ａｌｗａｙｓ＠（ｄａｔａ ｏｒ ｅｎ） Ｖｅｒｉｌｏｇ使用ａｌｗａｙｓ过程块来表示时序逻辑、组 ｉｆ（ｅｎ）Ｙ＝ｄａｔａ； 合逻辑和锁存逻辑的ＲＴＬ模型。综合工具和其它软 这种编码风格对仿真来说是效率很低，因为即 件工具必须根据过程起始处的事件控制列表以及过 使在使能无效的时候，数据输入的每次改变都会触 程内的语句来推断ａｌｗａｙｓ过程的意图。这种推断会 发事件控制，都要消耗仿真时间。ＳｙｓｔｅｍＶｅｒｉｌｏｇ在事 导致仿真结果和综合结果之间的不一致。Ｓｙｓ— 件控制中加入了一个ｉｆｆ条件。只有珊条件为真的 ｔｅｍＶｅｒｉｌｏｇ增加了三个新的过程来显式地指示逻辑 条件下，事件控制才会被触发。通过将使能判断移 意图。 入到事件控制里面，使得只有在锁存器输出能够改 ａｌｗａｙｓ＿ｆｆ：表示时序逻辑的过程块； 变的时候事件控制才会被触发。例如： ａｌｗａｙｓ＿ｃｏｍｂ：表示组合逻辑的过程块； ａｌｗａｙｓ＠（ａ ｏｒ ｅｎ ｉｆｆ ｅｎ＝＝１） ａｌｗａｙｓ＿ｌａｔｃｈ：表示锁存逻辑的过程块。 Ｙ ２ ａ： 例如： ●事件控制中的表达式 ａｌｗａｙｓ—ｃｏｍｂ＠（ａ ｏｒ ｂ ｏｒ ｓｅｌ） Ｖｅｒｉｌｏｇ允许在＠事件控制列表中使用表达式， ｂｅｇｉｎ 例如： ｉｆ（ｓｅｌ）Ｙ＝ａ； ａｌｗａｙｓ＠（（ａ术ｂ）） ｅｌｓｅ Ｙ＝ｂ： ａｌｗａｙｓ＠（ｍｅｍｏｒｙ［ａｄｄｒｅｓｓ］） ｅｎｄ 在第一个例子中，是当操作数发生改变的时候 软件工具能够检查事件控制敏感列表和过程的 还是只有当运算结果发生改变的时候才会触发事件 内容来保证逻辑的功能匹配过程的类型。例如，工具 控制？在第二个例子中，是当ｍｅｍｏｒｙ的地址发生变 能够检查一个ａｌｗａｙｓ＿ｃｏｍｂ过程能够敏感过程内读 化的时候还是只有当ｍｅｍｏｒｙ的值发生变化的时候 取的所有外部值，对逻辑的每一个分支的相同变量 才会触发事件控制？当＠事件控制中包含表达式的 进行赋值，并且检查分支是否覆盖了所有可能的条 时候，ＩＥＥＥ Ｖｅｒｉｌｏｇ标准允许仿真器进行不同的优 件。如果任何一个条件没有满足，软件工具均会报告 化。这就可能导致在不同的仿真器间有不同的仿真 该过程没有正确建模组合逻辑。 结果，可能还会导致仿真与综合之间的结果不一致。 ｋ●４＾，＾…＾…；……一 万 　 方数据
• 9.
  ２３）动态过程 在资源共享使用方面，最常见的是多个硬件模块同 Ｖｅｒｉｌｏｇ通过使用ｆｏｒｋ－ｊｉｏｎ提供了一种静态的并 时对共享资源作读写操作。若安排的读写顺序有 发过程。每个分支都是一个分离的、并发的过程。过 错误，将出现严重问题ＳｙｓｔｅｍＶｅｒｉｌｏｇ添加了 程块中，ｆｏｒｋ－ｊｉｏｎ后的任何语句必须在组内的每一 ｓｅｍａｐｈｏｒｅ、ｍａｉｌｂｏｘ等类来协助资源的共享使用。 个过程完成后才会执行。例如： ｉｎｉｔｉａｌ ｂｅｇｉｎ ２５）任务和函数的增强 ｆｏｒｋ ＳｙｓｔｅｍＶｅｒｉｌｏｇ为Ｖｅｒｉｌｏｇ的任务和函数作了几个 ｓｅｎｄ＿ｐａｃｋｅｔ＿ｔａｓｋ（１，２５５，Ｏ）； 增强。 ｓｅｎｄ—ｐａｃｋｅｔ＿ｔａｓｋ（７，１ ２８，５）； ●静态和自动的存储 ｗａｔｃｈ—ｒｅｓｕｌｔ＿ｔａｓｋ（１，２５５，０）； 缺省情况下，在Ｖｅｒｉｌｏｇ任务或函数内的所有存 ｗａｔｃｈ—ｒｅｓｕｈ＿ｔａｓｋ（７，１ ２８，５）； 储都是静态的。Ｖｅｒｉｌｏｇ一２００１允许将任务和函数声 ｊｉｏｎ／／所有的任务必须完成后才会到达这里 明成自动的。在ＳｙｓｔｅｍＶｅｒｉｌｏｇ中：１）静态任务和函 ｅｎｄ 数内的特定数据可以显式地声明成自动的。声明成 ＳｙｓｔｅｍＶｅｒｉｌｏｇ通过ｐｒｏｃｅｓｓ关键字加入了一个新 自动的数据在块中具有完整的生命周期，并且在任 的、动态的过程。它为过程产生分支，然后继续执行 务和函数调用的入口处初始化；２）自动的任务或函 而无需等待其他过程完成。过程不会阻塞过程或任 数中的特定数据可以显式地声明成静态的。自动任 务内的语句执行。这种方式能够为多线程过程建模。 务或函数中声明成静态的数据在块的本地范围内具 例如： 有静态的生命周期。 ｉｎｉｔｉａｌ ｂｅｇｉｎ ●从任何点返回 ｐｒｏｃｅｓｓ ｓｅｎｄ＿ｐａｃｋｅｔ＿ｔａｓｋ（１，２５５，０）； Ｖｅｒｉｌｏｇ在任务或函数中执行到ｅｎｄｔａｓｋ或ｅｎｄ— ｐｒｏｃｅｓｓ ｓｅｎｄ＿ｐａｃｋｅｔ＿ｔａｓｋ（７，１ ２８，５）； ｆｕｎｃｔｉｏｎ关键字的时候返回。函数的返回值是给函数 ｐｒｏｃｅｓｓ ｗａｔｃｈ＿ｒｅｓｕｌｔ＿ｔａｓｋ（１，２５５，０）； 名赋的最后一个值。ＳｙｓｔｅｍＶｅｒｉｌｏｇ加入了一个ｒｅｔｕｒｎ ｐｒｏｃｅｓｓ ｗａｔｃｈ＿ｒｅｓｕｌｔ＿ｔａｓｋ（７，１２８，５）； 关键字，使用这个关键字，一个任务或函数可以在任 ｅｎｄ／／所有的过程并行运行 何点上返回。 ●多语句 ２４）并行处理 Ｖｅｒｉｌｏｇ要求任务或函数只具有一个语句或语 硬件设计常遇到需要并行处理的情况，此时在 句块。多条语句必须组合到单一的ｂｅｇｉｎ—ｅｎｄ或 资源分配和同步操作上需要认真安排时序。由于并 ｆｏｒｋ－ｊｉｏｎ块中。ＳｙｓｔｅｍＶｅｒｉｌｏｇ去除了这种限制。因 行处理一般由硬件实现，硬件可以由设计者自行安 此，多条语句可以在一个任务或函数中列出而无需 排，不存在实现的问题。但编写测试模块，则是希望 使用的ｂｅｇｉｎ—ｅｎｄ或ｆｏｒｋ－ｊｉｏｎ。每有分组的语句就像 代码简明扼要、可读性好、仿真效率高。在同步仿真 在ｂｅｇｉｎ—ｅｎｄ中一样顺序执行。设计者还可以产生 模块的编写时，原Ｖｅｒｉｌｏｇ的ｆｏｌｋ－ｊｏｉｎ语句可以让指 没有语句的任务或函数定义。 定的一组动作同时启动，但必须等所有的动作都完 ●ｖｏｉｄ函数 成后，才能结束。ＳｙｓｔｅｍＶｅｒｉｌｏｇ添加了ｊｏｉｎ—ｎｏｎｅ与 Ｖｅｒｉｌｏｇ要求函数具有一个返回值，函数的调用 ｉｏｉｎ—ａｎｙ声明，可以让一组同时启动的动作，各自停 接收这个返回值。ＳｙｓｔｅｍＶｅｒｉｌｏｇ加入了ｖｏｉｄ数据 止而不受其他动作的影响（ｊｏｉｎ—ｎｏｎｅ），或者当其 类型，这个数据类型可以作为函数的返回值类型。 中一个动作完成后整组动作都停止（ｊｏｉｎ—ａｎｙ）。而 ｖｏｉｄ函数可以像Ｖｅｒｉｌｏｇ任务一样进行调用，而无需 万 　 方数据 Ｌ，‘‘＾ ，＾．＾．＾．．＾：……一
• 10.
  Ｉ…Ｈ巾国集成电路 珏“ ■—■■一 Ｃｈｉｎａ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ 一７。 接收返回值。ｖｏｉｄ函数和任务的差别在于函数存在 ２８）事务级别测试（Ｔｒａｎｓａｃｔｉｏｎ—Ｉｅｖｅｌ 几个限制，例如没有时间控制等。 ｔｅｓｔｓ） ●函数的输入和输出 ＳｙｓｔｅｍＶｅｒｉｌｏｇ提供了许多基于交易事务建模所 Ｖｅｒｉｌｏｇ标准要求函数至少具有一个输入，不能 需要的能力，可将系统模型抽象化，并可将验证从块 有输出或者双向端口。ＳｙｓｔｅｍＶｅｒｉｌｏｇ去除了这些限 级提前到体系结构级。由于只考虑交易事务和体系 制。函数可以具有任意数目的输人、输出以及双向 结构级别的问题，设计者不必关心信号冒险竞争等 端口，也可以什么也没有。 具体电路细节，编写系统验证用的代码更加方便，代 码也更简明扼要，便于重复使用和维护。 ２６）、ｄｅｆｉ Ｒｅ的增强 ＳｙｓｔｅｍＶｅｒｉｌｏｇ增强了、ｄｅｆｉｎｅ编译器指令的能 ２９）直接的外部语言接口 力，以支持将字符串作为宏的参数。宏文本字符串 ＳｙｓｔｅｍＶｅｒｉｌｏｇ添加了直接外部语言接口（Ｄｉｒｅｃｔ 中可以包含引号，引号的前面必须用一个反勾号 Ｆｏｒｅｉｇｎ Ｌａｎｇｕａｇｅ Ｉｎｔｅｒｆａｃｅ），允许ＳｙｓｔｅｍＶｅｒｉｌｏｇ代码 （、’’），这就允许字符串中包含宏参数。宏文本可以 直接使用Ｃ／Ｃ＋＋函数，避免了以往需要使用Ｖｅｒｉｌｏｇ 在行的尾部包含一个反斜杠（＼）来表示在下一行 Ｐｒｏｇｒａｍｍｉｎｇ Ｌａｎｇｕａｇｅ Ｉｎｔｅｒｆａｃｅ（ＰＬＩ）所造成的仿真 继续。如果宏文本字符串中包含反斜杠，则反斜杠 速度变慢的情况。此外，直接外部语言接口，也允许 应该被放在两个反勾号之间（、＼、），这样它就不会 ｃ程序，直接调用ＳｙｓｔｅｍＶｅｒｉｌｏｇ的任务与函数，而用 被认为是Ｖｅｒｉｌｏｇ转义标识符的开始。宏文本字符串 ＳｙｓｔｅｍＶｅｒｉｌｏｇ编写的系统验证代码块中还可以插入 还可以包含双反勾号（“），它允许标识符能够从参 ＲＴＬ或ｇａｔｅ—ｌｅｖｅｌ代码块，这也就是说由Ｃ编写的 数中构建。这些增强使得、ｄｅｆｉｎｅ指令更加灵活。例 高层次系统仿真代码在仿真验证时硬件模块可以具 如：、ｉｎｃｌｕｄｅ指令后可以紧跟宏名字来替代一个字符 体到ＲＴＬ和门级，这必将大大提高系统的验证和查 串。 错效率。 、ｄｅｆｉｎｅ ｆｌ“一／ｐｒｏｊｅｃｔ＿ｔｏｐ／ｏｐｃｏｄｅ—ｄｅｆｉｎｅｓ’’ 、ｉｎｃｌｕｄｅ、ｆｌ ３０）断言 ＳｙｓｔｅｍＶｅｒｉｌｏｇｑｂ添加了断言应用程序接口（Ａｓ— ２７）增加了Ｃ＋＋／ｄａｖａ面向对象的动态数 ｓｅｒｔｉｏｎ Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｇｒａｍ Ｉｎｔｅｒｆａｃｅ），便于测试代码 据类型：ＣＩａｓｓ 与Ｖｅｒｉｌｏｇ仿真器之间的数据通信，显著改善了系统 在一个类（ｃｌａｓｓ）里，可以包含数据声明ｆｄａｔａ 的测试和查错功能。断言应用程序接口包括：￥ｏｎｅ— ｄｅｃｌａｒａｔｉｏｎ）和处理数据的任务与函数。数据声明又 ｈｏｔ（＜表达式＞）；￥ｉｎｓｅｔ（＜表达式＞，＜表达式＞，…） 成称属性（ｐｒｏｐｅｒｔｉｅｓ），而任务（ｔａｓｋ）与函数 ；￥ｉｓｕｎｋｎｏｗｎ（＜表达式＞）－．．・．等断言应用程序。断言 （ｆｕｎｃｔｉｏｎ）称作方法（ｍｅｔｈｏｄｓ）；属性与方法定义了 应用程序集的每条子程序具有各自的分析能力，其 对象（ｏｂｊｅｃｔ）的内容与功能。有了类后，对象可以动 中包括立即断言（Ｉｍｍｅｄｉａｔｅ Ａｓｓｅｒｔｉｏｎｓ），并发断言 态地产生、删除与设定。而对象可以继承其它类的 （Ｃｏｎｃｕｒｒｅｎｔ Ａｓｓｅｒｔｉｏｎｓ），布尔表达式断言，序列断 屙陛与方法。在ＳｙｓｔｅｍＶｅｒｉｌｏｇ中，设计者不需处理 言等等，有兴趣的读者可以参考ＳｙｓｔｅｍＶｅｒｉｌｏｇ ３．１ 存储器的配置与归还，仿真工具会自动处理，这可防 ＬＲＭ一一Ｓｅｃｔｉｏｎ １７。 止因存储器管理不当所造成的逐渐被某一进程占用 以上列出了常用ＳｙｓｔｅｍＶｅｒｉｌｏｇ的扩展提要，共 而变少的情况。 ３０条，其实新标准在Ｖｅｒｉｌｏｇ一２００１基础上所做扩展 远远不止这些，作者不可能用这么短的篇幅讲解清 ｋ●●＾，＾…＾…：……一 万 　 方数据
• 11.
  楚。有兴趣的读者可以用以下网址：ｈｔｔｐ：／／ｗｗｗ．ｅｄａ． ●ＳｙｓｔｅｍＶｅｒｉｌｏｇ ３．１ ａ ＬＲＭ ｈｔｔｐ：／／ｗｗｗ．ｅｄａ．ｏｒｇ／ｓｖ／Ｓｙｓ— ｏｒｇ／ｓｖ／ＳｙｓｔｅｍＶｅｒｉｌｏｇ＿３．１ａ．ｐｄｆ查阅ＳｙｓｔｅｍＶｅｒｉｌｏｇ ３．１ａ ｔｅｍＶｅｒｉｌｏｇ＿３．１ａ．ｐｄｆ ＬＲＭ、（语言参考手册）。 ●ＳｙｓｔｅｍＶｅｒｉｌｏｇ Ｓｙｍｐｏｓｉｕｍ ２００３一Ｂａｓｉｃ Ｔｒａｉｎｉｎｇ， Ｍｅｔｈｏｄｏｌｏｇｙ＆Ｏｖｅｒｖｉｅｗ．Ｅｎｈａｎｃｅｍｅｎｔｓ ｆｏｒ Ｄｅｓｉｇｎ＆ 结论 Ｖｅｒｉｆｉｃａｔｉｏ ｈｔｔｐ：／／ｌ＾ＩｒＷＷ．ｓｕｎｂｕｒｓｔ—ｄｅｓｉｇｎ．ｃｏｎ ●Ｄａｖｅ Ｋｅｌｆ， “Ｈｏｗ ｔｏ Ｍａｋｅ ｔｈｅ Ｖｅｒｉｌｏｇ Ｐｒｏｄｕｃｔｉｖｉｔｙ Ｌｅａｐ Ｕｓｉｎｇ ＳｙｓｔｅｍＶｅｒｉｌｏｇ，”ｉｎ Ｃｏｍｐｉｌｅｒ ｍａｇａｚｉｎｅ，Ｆｅｂ． 综上所述ＳｙｓｔｅｍＶｅｒｉｌｏｇ对Ｖｅｒｉｌｏｇ一２００１标准进 ２００３． Ａｖａｉｌａｂｌｅ ｏｎ ｈｔｔｐ：／／ｗｗｗ．ｓｙｎｏｐｓｙｓ． 行了一系列扩展。这些扩展使得大型数字系统设 ｃｏｍ／ｎｅｗｓ／ｐｕｂｓ／ｃｏｍｐｉｌｅｒ／ａｒｔ３一ｓｌｌ—ｆｅｂ０３．ｈｔｍｌ 计建模和验证的工作量得以减轻，并维持了Ｖｅｒｉｌｏｇ ●Ｒｉｃｈａｒｄ Ｇｏｅｆｉｎｇ．”Ｃａｄｅｎｃｅ ＩＥＥＥ ｄｏｎａｔｉｏｎ ｏｖｅｄａｐｓ 原有的竞争力。用ＳｙｓｔｅｍＶｅｒｉｌｏｇ编写的各种层次的 ＳｙｓｔｅｍＶｅｒｉｌｏｇ，”ＥＥ Ｔｉｍｅｓ，Ｊｕｎｅ ２，２００３．Ａｖａｉｌａｂｌｅ ｏｎ 代码不但简明扼要，清晰易懂，容易维护，而且功能 ｈｔｔｐ：／／ｗｗｗ．ｅｅｄｅｓｉｇｎ．ｃｏｍ／ｎｅｗｓ／ＯＥＧ２００３０６０２Ｓ０１ １６ 非常强大。工程师们只要熟练掌握ＳｙｓｔｅｍＶｅｒｉｌｏｇ和 Ｃ两种语言，就能很快适应基于平台的ＳｏＣ设计方 ●ＳｙｓｔｅｍＶｅｒｉｌｏｇ Ｓｔｒａｔｅｇｙ．Ｐｌａｎｓ ａｎｄ Ｐｒｏｐｏｓａｌ ｔｏ ａｄ— ｄｒｅｓｓ ｉｓｓｕｅｓ， Ａｖａｉｌａｂｌｅ ｏｎ ｈｔｔｐ：／／ｗｗｗ．ｅｄａ． 法，自己独立编写或利用各种成熟程度和层次的可 ｏｒｇ／ｓｖ－ｅｅ／ｈｍ／０３５４．ｈｔｍｌ 重用代码加以修改，加速完成整个ＳｏＣ系统的仿真 ●Ｒｉｃｈａｒｄ Ｇｏｅｒｉｎｇ．“Ａｃｃｅｌｌｅｒａ ａｐｐｒｏｖｅｓ ＳｙｓｔｅｍＶｅｒ－ 测试和验证。我国集成电路设计行业的工程师必须 ｉｌｏｇ ａｎｄ ｔｈｒｅｅ ｏｔｈｅｒ ｓｔａｎｄａｒｄｓ，” ＥＥ Ｔｉｍｅｓ，Ｍａｙ ３０， 在掌握Ｖｅｒｉｌｏｇ的基础上，尽快地学会并熟练掌握这 ２００３． Ａｖａｉｌａｂｌｅ ｈｔｔｐ：／／ｗｗｗ．ｅｅｄｅｓｉｇｎ．ｃｏｍ／ｓｔｏ— 种新语言，积极主动地将新标准用于设计实践，紧跟 ｏｎ 国际设计行业的步伐，尽快地提高我国Ｉｃ设计的水 ｒｙ／ＯＥＧ２００３０５３０Ｓ００２０ 准。四 ●Ｊａｎｉｃｋ Ｂｅｒｇｅｒｏｎ．Ｗｒｉｔｉｎｇ Ｔｅｓｔｂｅｎｃｈｅｓ：Ｆｕｎｃｔｉｏｎａｌ Ｖｅｒｉｆｉｃａｔｉｏｎ ｏｆ ＨＤＬ Ｍｏｄｅｌｓ，２ｎｄ ｅｄ．，Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ，Ｂｏｓｔｏｎ，２００３． 参考资料 ＶＬＳ Ｉ乐观看２００６年半导体产业 辞岁迎新，许多市场调研公司已先后对２００６年的半导体市场进行了预测。Ｇａｒｔｎｅｒ公司的副总裁兼 首席分析师Ｂｒｙａｎ Ｌｅｗｉｓ认为我们应该忘掉过去，半导体商业周期正变得更加温和，ＳＥＭＩ Ｅｕｒｏｐｅ则报告 半导体市场前景光明，但供应链上存在隐患，并预测２００６年全球半导体产业增长１７．５％。 目前，ＶＬＳＩ Ｒｅｓｅａｒｃｈ也提出了他们的预测，认为２００５年表现平平之后，２００６年半导体产业将出现 ８．２％的增长，ＩＣ和平板显示器生产设备将比２００５年增长６％。ＶＬＳＩ Ｒｅｓｅａｒｃｈ报告说，过去的２００５年，半 导体产业估计比２００４年增长了６—７％，而半导体设备产业大约下降了３４％。而对于２００６年，该机构持 乐观看法，认为”进入２００６年之际，芯片生产行业处于健康状态”。据ＶＬＳＩ Ｒｅｓｅａｒｃｈ，预计２００６年全球 芯片销售额达到２，０８０亿美元，比２００５年增长８．２％。预计Ｉｃ销售量增长８．８％，但平均销售价格（ＡＳＰ）预 计将下降０．６％。预计２００６年ＩＣ设备市场达到５４２亿美元，比２００５年增长６％。其中包括芯片和平板显 示器生产设备。 万 　 方数据
• 12.
  SystemVerilog简介 作者： 夏宇闻 作者单位： 北京航空航天大学 刊名： 中国集成电路 英文刊名： CHINA INTEGRATED CIRCUIT 年，卷(期)： 2006，15(2) 引用次数： 1次 参考文献(7条) 1.SystemVerilog 3.1a LRM 2.SystemVerilog Symposium 2003 -Basic Training,Methodology & Overview,Enhancements for Design & Verificatio 3.Dave Kelf How to Make the Verilog Productivity Leap Using SystemVerilog, in Compiler magazine 2003 4.Richard Goering Cadence IEEE donation overlaps SystemVerilog 2003 5.SystemVerilog Strategy,Plans and Proposal to address issues 6.Richard Goering Accellera approves SystemVerilog and three other standards 2003 7.Janick Bergeron Writing Testbenches:Functional Verification of HDL Models 2003 引证文献(1条) 1.刘燕.王京梅.张帆.兰中文 基于VMM的流量管理芯片验证[期刊论文]-现代电子技术 2009(12) 本文链接：http://d.g.wanfangdata.com.cn/Periodical_zgjcdl200602012.aspx 下载时间：2010年6月19日